基于SI分析的高速数字接口拓扑结构设计

为了进一步提高高速数字接口的信号完整性，文章首先介绍了几种常见的高速互连拓扑结构，并对其优劣进行简要的分析，之后利用Cadence SigXplorer PCB SI 和Allegro 对TMS320C0455 和DDR2 (MT47H64M16)之间的高速接口电路拓扑结构进行信号完整性设计，阐述了高速电路设计过程中利用仿真工具对PCB进行前仿真的设计流程，以便于开发人员对此类高速接口的设计。

信号完整性(SI)是在高速产品中由互连线引起的所有问题， 它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能[1]。其实简单的理解就是只要是影响了信号质量或时序的问题，就可归结为信号完整性问题。随着信号频率的不断提高，高速互连线之间的拓扑电路的设计方法也在发生变化，当下一般对这类拓扑的设计，大都采用一些既定的方案或经验法则，往往在制板调试阶段才能发现信号的传输出现问题，这样重新再板既费时费力，又增加了成本，本文基于SI 的仿真设计就是在电路设计的同时已经考虑到了SI 的风险，并使用仿真工具来量化信号的各项性能指标，指定详细的SI 设计规则，使设计的电路最大可能的降低风险。

国外的科技巨头早就意识到了这个问题， 并拥有自己专属的信号完整性(SI)工程师， 他们与电路设计师以及PCB 设计师一起相互协作，共同解决在产品研发过程中所出现的信号完整性问题。根据尚普咨询给出相关数据显示，过去十年来，全球PCB 持续向亚洲尤其是中国大陆迁移，中国大陆迅速成为电子产品和PCB 生产大国，并且在未来几年内将继续保持快速增长，这种快速增长也必将促使国内各研究机构和公司在信号完整性理论基础、设计流程、工程实践中加大投入资金和人力。

2. 高速互联的拓扑结构 信号完整性问题并不是指某一类特定的问题，它是各种影响信号质量和时序的问题的组合叠加， 又由于各种问题的相互影响，所以对某个特定的系统进行信号完整性分析往往是复杂的，比如平行走线间的反射与串扰，反射会加大串扰的程度，而串扰信号中也伴随着反射，使信号恶化更加严重。我们知道，反射的最直接原因就是互连线中阻抗的不连续，非均匀传输线，引脚、过孔、接插件，凡是阻抗发生改变的地方，信号流经时便会发生反射，造成波形失真。此外，走线分支也会造成信号路径的阻抗不连续，这使得我们在进行电路设计时需要考虑到对于拓扑结构的设计，特别是在多分支以及走线密度较大的情况下，应更多的考虑拓扑结构对于信号的影响。下面对常见的几种高速互联拓扑结构进行简要的介绍： (1) 点对点拓扑结构 点对点拓扑结构是最简单、最常见也是最理想的连接方式，由于其单一驱动器，单一接收器的特点，整个网络的阻抗和时序关系容易控制，所以对于关键信号或对信号质量要求非常高的信号，比如高速电路的时钟信号，在条件允许的情况下尽可能的使用点对点拓扑结构。对于这种拓扑结构中的端接方式，根据需要可以选择的余地较大，既可以进行串联端接也可以进行并联端接。点对点拓扑结构